Wat is analoog IC-ontwerp?

In dit artikel wordt op hoog niveau ingegaan op het proces van het ontwerpen van analoge IC’s.

Analoog IC-ontwerp vs. Digitaal IC-ontwerp

Analoog IC-ontwerp verschilt sterk van digitaal IC-ontwerp. Waar het ontwerpen van digitale IC’s meestal op een geabstraheerd niveau gebeurt met systemen en processen die de bijzonderheden van gate-/transistorniveau plaatsing en routing bepalen, gaat het bij het ontwerpen van analoge IC’s over het algemeen om meer persoonlijke aandacht voor elk circuit, en zelfs voor de dimensionering en bijzonderheden van elke transistor.

Ook zijn veel gieterijprocessen primair ontwikkeld voor digitale IC’s met analoge functies, waardoor ontwerpers van analoge IC’s moeten werken met procesbeperkingen en functies die beter geschikt zijn voor digitale IC’s.

Afbeelding gebruikt met dank aan Rony B Chandran

Ontwerpspecificatie

Analoge ontwerpteams beginnen doorgaans met een reeks specificaties en functies, net als bij het ontwerpen van digitale IC’s. Van daaruit worden functionele modellen van de verschillende functies gebruikt om de beperkingen verder te beperken en beslissingen te nemen over de grootte van de apparatuur, het type en andere proceseigenschappen. Dit kan transistorselecties, floorplanning op hoog niveau, het opnemen van inductor- en condensatortechnologieën, en de gewenste figure-of-merit voor het IC en de subcircuits omvatten.

Architectuurhardwarebeschrijvingstaal (AHDL), zoals VHDL-AMS, wordt gebruikt om simulaties op hoog niveau uit te voeren en de randvoorwaarden van subblokken te bepalen. In dit stadium kan ook een testbank worden ontwikkeld die later bij de simulatie wordt gebruikt, hoewel analoge ontwerpers ook vaak testbanken ontwikkelen voor hun subcircuitontwerpen.

Subcircuitontwerp, fysieke lay-out en simulatie

Met deze details op hun plaats en afhankelijk van de complexiteit van de analoge schakeling, wijzen analoge ontwerpteams gewoonlijk het subcircuitontwerp toe aan individuen. Er worden geïdealiseerde metingen op macroniveau uitgevoerd die de beperkingen en prestatieverwachtingen van de subschakelingen verder bepalen.

Vervolgens worden deze macro-schema’s opgesplitst in schema’s met circuitelementen gemodelleerd vanuit het gieterijproces. Simulatie en optimalisatie van deze schakelingen worden uitgevoerd, en dan begint het fysieke layout-proces. Plaatsing en routing, gevolgd door ontwerpregelcontroles (DRC) en lay-out versus schema wordt uitgevoerd vóór parasitaire extractie en post-lay-out simulatie.

Een post-lay-out simulatie kan gebreken in het ontwerp aan het licht brengen en een iteratief proces van herontwerp, lay-out en simulatie kan nodig zijn om aan de uiteindelijke ontwerpdoelstellingen te voldoen en het IC voor tape-out in te dienen. Subcircuits kunnen ook hun eigen ontwerp-, layout- en simulatieproces ondergaan voorafgaand aan de volledige chiplayout en -simulatie, hoewel beide benaderingen kunnen leiden tot de noodzaak om circuits opnieuw te ontwerpen voorafgaand aan tape-out.

Voorbeeld van een golfvormvenster van de Cadence Analog Design Environment. Screenshot gebruikt met dank aan Saad Rahman en Chintan Patel via de University of Maryland Baltimore County

Analog Abstraction Levels

Hieronder staan de abstractieniveaus van het analoge IC ontwerpproces:

1. Functioneel
2. Gedrag
3. Macro
4. Circuit
5. Transistor
6. Fysieke lay-out

Analoog IC-ontwerpflow

De stappen die specifiek verband houden met analoog IC-ontwerp kunnen als volgt worden onderverdeeld:

• Ontwerpspecificatie
  • Specificaties
  • Beperkingen
  • Topologieën
  • Testbankontwikkeling
• Schemische stroom
  • Systeem-niveau schematische invoer
  • Architectuur HDL simulatie
  • Blok HDL specificatie
  • Circuit-niveau schematische invoer
  • Circuitsimulatie en -optimalisatie
• Physical flow
  • PCell-gebaseerde layout entry
  • Design rule check (DRC)
  • Layout versus schema (LVS)
  • Parasitische extractie
  • Post-layout simulatie
  • Tape-out