Gestión de energía en estado activo

La gestión de la energía en estado activo (ASPM) es un mecanismo de gestión de la energía para que los dispositivos PCI Express obtengan ahorros de energía mientras están en un estado completamente activo. Principalmente, esto se consigue mediante la gestión de la energía del enlace en estado activo; es decir, el enlace serie PCI Express se apaga cuando no hay tráfico en él. Normalmente se utiliza en ordenadores portátiles y otros dispositivos móviles de Internet para prolongar la duración de la batería.

Cuando los dispositivos de bus PCIe basados en serie, como IEEE1394 (FireWire), se vuelven menos activos, es posible que el sistema de gestión de la energía del ordenador aproveche la oportunidad para reducir el consumo general de energía colocando el PHY del enlace en un modo de bajo consumo e indicando a otros dispositivos del enlace que sigan su ejemplo. Esto suele gestionarse mediante el software de gestión de energía del sistema operativo o a través de la BIOS, por lo que pueden configurarse distintos ajustes para el modo de batería del portátil frente al funcionamiento desde el cargador de la batería. El modo de bajo consumo a menudo se consigue reduciendo o incluso deteniendo el reloj del bus serie, así como posiblemente apagando el propio dispositivo PHY.

Aunque ASPM supone una reducción del consumo de energía, también puede dar lugar a un aumento de la latencia, ya que el bus serie tiene que ser «despertado» del modo de bajo consumo, posiblemente reconfigurado y el enlace host-dispositivo restablecido. Esto se conoce como latencia de salida de ASPM y consume un tiempo valioso que puede resultar molesto para el usuario final si es demasiado evidente cuando se produce. Sin embargo, esto puede ser aceptable para la informática móvil, cuando la duración de la batería es crítica.

Actualmente, la especificación PCIe 2.0 especifica dos modos de bajo consumo: el modo L0s y el modo L1. L0s se refiere a la configuración del modo de bajo consumo para una sola dirección del enlace serie, normalmente aguas abajo del controlador PHY. L1 apaga el enlace PCIe completamente, incluyendo la señal de reloj de referencia, hasta que se afirma una señal dedicada (CLKREQ#), y resulta en mayores reducciones de energía aunque con la penalización de una mayor latencia de salida.